AP 19.1 - Flip- Flop D - Árbitro de Game Show Digital

Árbitro de Game Show 

Neste circuito, o feedback de Q é usado - este é um ponto importante. Quando o circuito é reiniciado, QA e QB estão BAIXOS e ambas as saídas Q estão ALTAS e, portanto, ambas as entradas de DADOS estão ALTAS. 

Quando o CLOCK do flip-flop A recebe uma borda ascendente (conforme o botão A é pressionado), então QA fica ALTO e o QA correspondente fica BAIXO, fazendo com que os DADOS no outro flip-flop fiquem BAIXOS. 

Agora, o flip-flop A tem DADOS = 1, então pressionar o botão A simplesmente continuará a fazer QA = 1. Como o flip-flop B tem DADOS = 0, pressionar o botão B continuará a fazer QB = 0. O circuito agora está bloqueado com QA = 1 e QB = 0.

O mesmo argumento se aplica se o botão B for pressionado primeiro, mas neste caso QB = 1 e QA = 0. Portanto, qualquer botão que for pressionado primeiro define sua saída como ALTA e bloqueia o circuito. Se o botão A for pressionado primeiro, QA fica ALTO e as saídas não podem ser alteradas pressionando o botão A ou o botão B. Se o botão B for pressionado primeiro, QB fica ALTO e a saída não pode ser alterada pressionando o botão A ou o botão B. QA e QB ficam BAIXOS quando o RESET é pressionado.

O circuito funciona usando feedback de Q para DATA para alterar o valor de DATA quando o clock recebe uma borda ascendente.

Para esta aplicação podemos utilizar o circuito integrado IC 4013, que é um flip-flop dual tipo D, como mostrado. Os dois flip-flops funcionam completamente independentes um do outro. Ou ainda o 74LS74.

O diagrama elétrico do circuito "Árbitro de Game Show" elaborado pelo Prof. Sinésio Gomes está disponível em: 25_06_01 FF_D - Árbitro de Game Show SRG;

© Direitos de autor. 2021: Gomes; Sinésio Raimundo. Última atualização: 01/04/2021

Circuito Integrado 13 - Flip-Flop D 74LS74

 

Existem muitos circuitos integrados flip-flop D diferentes disponíveis em pacotes TTL e CMOS, sendo o mais comum o 74LS74, que é um circuito integrado flip-flop D duplo, que contém dois biestáveis ​​tipo D individuais em um único chip, permitindo a fabricação de flip-flops de alternância simples ou mestre-escravo.

Outros circuitos integrados flip-flop D incluem o flip-flop 74LS174 HEX D com entrada clear direta, o flip-flop 74LS175 Quad D com saídas complementares e o flip-flop 74LS273 Octal tipo D contendo oito flip-flops tipo D com uma entrada clear em um único pacote.

© Direitos de autor. 2021: Gomes; Sinésio Raimundo. Última atualização: 01/04/2021

Aula 19 - Flip-flop Data com Clock (D-Clock)

 O C-MOS IC 4013 contém dois flip-flops D acionados por borda .

Com o circuito mostrado, você conhece um flip-flop D disparado por borda . Você não usa um sinal de clock apropriado, no entanto, um interruptor de botão de pressão ( Clk ) pode ilustrar o princípio tão bem.

Símbolo D Flip-Flop acionado por borda em diagramas de circuitos.

Circuito de um flip-flop D. Neste circuito você conecta as entradas não utilizadas R e S (Pin 8,10) a 0V usando o resistor R1. ( Ampliar )

Com o botão de pressão D , você controla a entrada D dos flip-flops. O flip-flop comuta no momento preciso em que você aperta o botão de pressão Clk . O sinal Clk salta de 0 para 1 na borda ascendente. Em todas as outras situações, o flip-flop permanece fechado.

Tabela verdade D com Clock.

O flip-flop D, cujo símbolo e tabela-verdade são mostrados na figura ao lado é disparado na borda de subida do clock e possui apenas uma entrada de controle síncrona, a entrada D, que representa a palavra data (dado). Quando ocorre uma borda de subida do clock, a saída Q assume o mesmo valor lógico presente na entrada D.

Além do flip-flop D , existem mais classes de flip-flops...

O diagrama elétrico do circuito "Controle On/Of de motor" elaborado pelo Prof. Sinésio Gomes está disponível em: 25_06_02 FF_D - Controle On/Of de Motor SRG;

© Direitos de autor. 2023: Gomes; Sinésio Raimundo. Última atualização: 15/05/2023

Aula 18 - Tipos de Flip-Flops

Existem vários tipos de flip-flops encontrados em circuitos digitais. Os flip-flops foram implementados em famílias lógicas como TTL e CMOS ou em diferentes tipos de memória.

Os principais tipos de flip-flops presentes nos circuitos integrados, são: RS, JK, D, T e MS.

Flip-Flop tipo SR

O Flip-Flop tipo RS e feito com portas NAND interconectadas e suas saída Q e Q’ são as saídas do FF-RS (latch). A entrada SET seta o latch (Q = 1 e Q’ = 0) e a entrada RESET resseta (limpa) o latch (Q = 0 e Q’ = 1). 

A tabela verdade corresponde à saída do sistema de todas as combinações de entrada que envolvem um sistema lógico combinacional, neste caso o flip-flop muda seu estado ao detectar um pulso de subida no pino de clock (CLK).

•  4043 – Quatro Flip-Flops S-R (Lógica NOR)

O circuito integrado 4043 contém quatro flip-flops S-R independentes com saídas tri-state. O invólucro DIL de 16 pinos é mostrado na figura ao lado.

No link a seguir há a folha de dados do circuito integrado C-mos Flip-Flops S-R CD4043B: 24_02_01 Flip-Flops S-R SRG .

Flip-Flop tipo JK

Os flip-flops JK melhoram o comportamento dos flip-flops RS interpretando a condição S = R = 1 como uma instrução de inversão.

Mais precisamente, a combinação de J = 1 e K = 0 é o comando que determina a saída do flip-flop. A combinação de J = 0 e K = 1 é uma instrução que invalida (reseta) a saída do flip-flop. A combinação de J = K = 1 é uma instrução que inverte o flip-flop e substitui o sinal de saída por seu deslocamento. Se J = K, então o flip-flop JK se torna o flip-flop T.

• 7473 – Duplo flip-flop J-K com Clear

Num único invólucro de 14 pinos Dual in Line temos 2 flip-flops do tipo J-K com entrada de Clear. A pinagem deste circuito integrado é mostrada na figura ao lado. Também existem versões do mesmo circuito integrado para montagem em superfície. Abaixo temos a versão C-mos com 16 pinos.

No link a seguir há a folha de dados do circuito integrado C-mos Flip-Flops J-K CD4027B: 24_02_02 Flip-Flops J-K SRG .

Flip-Flop tipo D

Antes de mais nada o flip-flop D (“dados” ou bit de entrada do armazenamento de dados) tem uma entrada e é conectado diretamente à saída quando o clock é alterado. Independentemente do valor de saída atual.

•  7474 – Duplo flip-flop tipo D com Preset e Clear

Os flip-flops contidos no invólucro DIL de 14 pinos deste circuito integrado disparam com a transição positiva do sinal de clock (Positive-Edge Triggered). A pinagem deste circuito integrado é mostrada na figura ao lado.

No link a seguir há a folha de dados do circuito integrado C-mos Flip-Flops D CD4013B: 24_02_03 Flip-Flops D SRG .

Flip-Flop tipo T

Quando a entrada T está em um estado lógico alto, o botão invertido T (“toggle”) mudará o estado da saída cada vez que a entrada do clock mudar. Se a entrada T for baixa, os flip-flops mantêm seu valor antes da saída, este flip-flop e ativado com borda de descida do sinal de clock (CK). Neste flip-flop há os pinos de preset (PR), que força a saída: Q = 1 e clear (CLR) que força a saída: Q = 0, ambas ativadas em nível lógico 0. 

Flip Flop Mestre Escravo 

O flip-flop mestre-escravo é projetado usando dois flip-flops separados. Destes, um atua como mestre e o outro como escravo. A figura de um flip-flop JK mestre-escravo é mostrada abaixo.

Ambos os flip-flops JK são apresentados em uma conexão em série. A saída do flip-flop JK mestre é alimentada para a entrada do flip-flop JK escravo. A saída do flip-flop JK escravo é dada como um feedback para a entrada do flip-flop JK mestre. O pulso de clock [Clk] é dado ao flip-flop JK mestre e é enviado através de um NOT Gate e, portanto, invertido antes de passá-lo para o flip-flop JK escravo.

Quando Clk=1, o flip-flop JK mestre fica desabilitado. A entrada Clk da entrada mestre será o oposto da entrada escrava. Então a saída do flip-flop mestre será reconhecida pelo flip-flop escravo somente quando o valor Clk se tornar 0. Assim, quando o pulso de clock faz uma transição de 1 para 0, as saídas bloqueadas do flip-flop mestre são alimentadas para as entradas do flip-flop escravo, tornando esse flip-flop acionado por borda ou pulso. 

Assim, o circuito aceita o valor na entrada quando o clock está HIGH, e passa os dados para a saída na borda descendente do sinal de clock. Isso torna o flip-flop JK Master-Slave um dispositivo síncrono, pois ele só passa dados com o tempo do sinal de clock.

As configurações de flip-flops não são novas, e estão presente em computadores, equipamentos de comunicação, controles industriais, aviação e robótica.

© Direitos de autor. 2021: Gomes; Sinésio Raimundo. Última atualização: 01/04/2021 

Circuito Integrado 12 - Travas biestáveis Jack Kilby - Latch 74LS73

 O TTL 74LS73 é um CI flip-flop Dual JK, que contém dois biestáveis ​​individuais do tipo JK dentro de um único chip, permitindo que flip-flops de alternância simples ou mestre-escravo sejam feitos. Outros CIs desse tipo incluem o flip-flop Dual JK 74LS107 com clear, o flip-flop JK Dual com borda positiva acionado 74LS109 e o flip-flop Dual com borda negativa acionado 74LS112 com entradas preset e clear.

 Direitos de autor. 2023: Gomes; Sinésio Raimundo. Última atualização: 15/05/2023

Circuito Integrado 11 - Travas biestáveis ​​Set Reset - Latch 74LS279

As travas biestáveis ​​Set-Reset também podem ser usadas como geradores de pulso monoestáveis ​​(one-shot) para gerar um único pulso de saída, alto ou baixo, de alguma largura ou período de tempo especificado para propósitos de temporização ou controle. 

O 74LS279 é um Quad SR Bistable Latch IC, que contém quatro biestáveis ​​individuais do tipo NAND dentro de um único chip, permitindo que circuitos de debounce de switch ou de clock monoestáveis/astáveis ​​sejam facilmente construídos.

 Direitos de autor. 2023: Gomes; Sinésio Raimundo. Última atualização: 15/05/2023

AP 17.2 - Trava Reset-Set com Enable (RS-E Latch)

 Este circuito tem três entradas de chves à esquerda, um IC de porta NAND com quatro portas de 2 entradas no meio e indicadores de status de diodo emissor de luz (LED) de saída à direita. Ele implementa uma trava SR com uma terceira entrada, ENABLE, adicionada às duas entradas, SET e RESET, da trava SR básica . 

Revise o diagrama de pinagem na folha de dados do seu CI de porta NAND quádrupla CMOS 4011. Ele será semelhante à Figura 1, mas alguns pinos podem ser diferentes. Portanto, pode ser necessário alterar as conexões nas ilustrações da placa de ensaio para corresponder à pinagem do seu CI.

Faça as três conexões do interruptor aos resistores pull-down de 10 kΩ no lado esquerdo do esquema do circuito da figura 1. 

Conecte as quatro portas NAND, conforme ilustrado na figura 2. Embora este circuito use portas NAND em vez de portas NOR, seu comportamento é idêntico ao da trava SR da porta NOR . 

Finalize o circuito conectando as saídas das duas portas NAND mais à direita aos LEDs. Adicione resistores de 470 Ω em série com os LEDs para limitar as correntes. Se atribuirmos o interruptor esquerdo como entrada SET e o interruptor direito como entrada RESET, o LED esquerdo será a saída Q e o LED direito a saída.

Teste todas as combinações de entrada de SET, RESET e ENABLE. Em uma trava SR básica, uma entrada SET alta (1) aciona Q alto (1), e uma entrada RESET alta (1) aciona Q baixo (0). Neste circuito, devemos considerar a presença de uma terceira entrada, ENABLE. Como o nome sugere, o propósito da entrada ENABLE é habilitar ou desabilitar as entradas SET e RESET de terem um efeito no status de saída do circuito.

Quando a entrada ENABLE está alta (1), o circuito age exatamente como a trava SR da porta NAND. Quando a entrada ENABLE está baixa (0), as entradas SET e RESET são desabilitadas e não têm efeito algum nas saídas, deixando o circuito em seu estado travado. Teste todas as entradas possíveis você mesmo para verificar se conectou seu circuito corretamente e se o circuito realmente fornece essa funcionalidade.

Esse tipo de circuito de trava (também chamado de trava SR com porta ) pode ser construído a partir de duas portas NOR e duas portas AND, mas o projeto de porta NAND é mais fácil de construir, pois utiliza todas as quatro portas em um único circuito integrado.

© Direitos de autor. 2021: Gomes; Sinésio Raimundo. Última atualização: 01/04/2021