AP 06.1 – Lógica Transistor transistor (TTL) e complementar de metal-óxido-semicondutor (CMOS)

Lógica Transistor transistor TTL

A função de porta lógica e a função de amplificação dos circuitos TTL são realizadas por transistores de junção bipolares.

A impedância de saída desta porta TTL NAND simples depende do valor de R2. Quanto menor o valor da resistência, menor a impedância da porta enquanto a saída estiver no nível ALTO, mas maior a corrente que passa pelo dispositivo enquanto a saída estiver no nível BAIXO.

Se houver um sinal BAIXO em uma das entradas, o circuito é igual ao da direita do desenho animado:

O emissor é conectado ao terra, enquanto a base é conectada à tensão de alimentação positiva através do resistor 1. O coletor é conectado à base do transistor 3. O transistor é ligado "ligado", razão pela qual quase nenhuma tensão é aplicada à base do transistor 3, portanto esse dispositivo é desligado e o sinal de saída é ALTO.

Se houver um sinal ALTO na entrada, o emissor é conectado à tensão de alimentação positiva. O potencial no pino coletor não excederá 0,6 V, porque o diodo base emissor do transistor 3 se torna condutor em valores mais altos. O diagrama de circuito equivalente é um transistor operando em modo reverso, cuja base é conectada à tensão de alimentação positiva via resistor 1. A corrente que passa pela base do transistor 1 causa dois efeitos:

• por um lado, essa corrente também passa pela base do transistor 3;
• por outro lado, a corrente liga a linha coletor-emissor do transistor 1. 

Ambos os efeitos fazem a linha emissor-coletor do transistor 3 conduzir, portanto, o sinal de saída se torna BAIXO. Como explicado no vídeo sobre as propriedades dos transistores de junção bipolar, o ganho de corrente no modo reverso é claramente menor do que na operação normal. Caso contrário, a corrente de entrada aumentaria drasticamente e o transistor 3 seria danificado devido a uma tensão de base muito alta, respectivamente, uma corrente muito alta.

Transistor emissor múltiplo: Na porta lógica NAND descrita acima, os terminais base e coletor dos transistores nas entradas são unidos. Para obter um design mais compacto, transistores de múltiplos emissores são usados ​​ao construir um chip IC empacotado. Esses transistores bipolares especializados têm uma única área de base de coletor, respectivamente, com áreas de emissor separadas. A corrente do coletor para de fluir somente se todos os emissores forem acionados pela alta tensão lógica, realizando assim uma operação lógica AND usando um único transistor.

Ao adicionar uma saída push-pull ao gate, o problema com a alta resistência de saída pode ser resolvido:

• sempre que T1 é "desligado", T2 é "ligado", pelo que T4 é ativado, conduzindo BAIXA tensão para a saída. O potencial na base de T3 é apenas ligeiramente maior (aproximadamente 0,2 V) do que aqueles na base de T4. Para desligar T3 de forma confiável, um diodo é colocado entre o coletor de T4 e o emissor de T3. Agora, o potencial no emissor de T3 é aproximadamente +0,8 V (0,6 V + 0,2 V) e a tensão de base resultante é claramente abaixo de 0,6 V.

Quando T1 é "ligado", T2 e T4 são "desligados" e T3 opera na região ativa como um seguidor de tensão produzindo alta tensão de saída.

Ao negligenciar a resistência de T3 e do diodo polarizado para frente, a resistência de saída do gate depende do valor de R4, que é igual a R2 no circuito simples. A vantagem da saída "push-pull" é que mesmo se o valor de resistência de R4 for muito baixo, (quase) nenhuma corrente está passando pela perna composta de R4, T4, o diodo e T3, nem se a saída for ALTA e nenhuma carga estiver conectada à saída nem se for BAIXA. R4 também limita a corrente no meio da transição enquanto T3, T4 e o diodo estão conduzindo ( shoot through ) ou no caso de haver uma conexão curta com o aterramento enquanto a saída estiver ALTA.

O estágio de saída também é chamado de totem-pole . Uma desvantagem do circuito é o nível de tensão diminuído da saída lógica "true" causada pela queda de tensão na linha emissor-coletor de T3 e o diodo polarizado para frente.

Porta NOR de entrada dupla TTL com saída totem-pole: A funcionalidade é fácil de entender, lembrando que há duas junções pn dentro de um transistor de junção bipolar. Se a entrada A estiver no nível ALTO, a junção pn entre a base e o coletor de T1 se torna polarizada diretamente, portanto, uma corrente está passando por R1 e, portanto, pela base de T3, ligando este dispositivo.

Se a entrada A estiver em LOW, T1 está funcionando como um estágio de amplificação normal: Há uma corrente passando pela base de T1, levando o dispositivo à saturação. Enquanto T1 está ligado, a base de T3 é puxada para o solo, portanto, este dispositivo é desligado.

D1 e D2 evitam picos de tensão negativa nas entradas do circuito.

Lógica complementar de metal-óxido-semicondutor (CMOS)

Lógica complementar de metal-óxido-semicondutor (CMOS), porta NAND: Se as entradas A e B estiverem em HIGH, nenhum dos MOSFETs de canal p (T1 e T2), mas ambos os MOSFETs de canal n (T3 e T4) conduzirão, portanto, um caminho condutor é estabelecido entre a saída e o terra, trazendo a saída para LOW.

Se a entrada A ou B estiver em LOW, um dos MOSFETS de canal p conduzirá, enquanto um dos MOSFETs de canal n não. Um caminho condutor é estabelecido entre a saída e a tensão de alimentação positiva, trazendo a saída para HIGH. Se ambas as entradas estiverem em LOW, os dois MOSFETs de canal n serão desligados, enquanto os MOSFETs de canal p serão ligados. Mais uma vez, há um caminho condutor entre a saída e a tensão de alimentação positiva, enquanto nenhum dos MOSFETs de canal n entre a saída e o terra conduz.

Diagrama de circuito de uma porta NOR na lógica CMOS: A funcionalidade é muito semelhante à da porta NAND. Cada entrada é conectada à porta de um MOSFET de canal n e um de canal p. Em contraste com a porta NAND, os dois MOSFETs de canal n são comutados em paralelo, enquanto os tipos de canal p são comutados em série. 

© Direitos de autor. 2018: Gomes; Sinésio Raimundo. Última atualização: 13/11/2018.